半导体行业日新月异，十五年就算一段漫长周期。因此关于芯片技术、摩尔定律的专业预测颇具“时效性”。比利时微电子研究中心(IMEC)作为行业的研发高地、创新枢纽，对未来十年乃至十五年的技术路线已有清晰构想，并于2026年5月的年度技术论坛(IMEC Technology Forum)上，为全球芯片制造商勾勒了充满挑战而又令人期待的前景。
报告重点介绍了两大变革节点：2033年左右，芯片上晶体管的堆叠方式发生结构性变化；到2041年，二维半导体材料将取代硅，为晶体管内关键的沟道区带来原子级薄层。
目前全球绝大多数芯片所采用的CMOS晶体管(全名“互补金属氧化物半导体晶体管”)即将迎来技术跃迁，其下一代形态将是CFET，即所谓的“互补场效应晶体管”。
IMEC预测，互补场效应晶体管技术将在大约2033年正式落地商用。
若放眼更长远未来，晶体管技术还有一次重大转型。变革核心不再是提高芯片集成度，往里塞更多器件，而在于降低功耗。IMEC预计，到2041年，芯片制造商或将用二维半导体材料替代晶体管的主要硅结构，即沟道区。以二硫化钼为代表的二维材料仅有单原子层厚度，却具备半导体特性。
半导体行业的演进迭代极快，十五载光阴即是一段漫长周期。因此从当下去看2041年，似乎目光太过长远了。不过擅长评估、降低前沿技术开发风险且以此为宗旨的IMEC，乐于做出十分长远的规划。
正如首席技术官保罗·赫曼斯(Paul Heremans)所言，团队会研判各类方案的成本与收益，帮助芯片制造商缩小选择范围。“前瞻必须大幅超前于新技术落地为产品的时间点，因为在技术可行性验证与评估到落地量产之间，隔着大量工程研发工作。”
当然，现阶段IMEC的工作重心还是在2033年实现商用的CFET。
互补场效应晶体管的诸多技术选项
传统CMOS逻辑电路依靠两种晶体管协同工作：P沟道金属氧化物半导体(PMOS)与N沟道金属氧化物半导体(NMOS)——同一输入信号会令P、N两个晶体管的其中之一导通而另一个截止，以保障电路高效运行。
关键在于，目前CMOS逻辑里的P管和N管均为左右并排布局。而未来形态的CFET则会打破老格局，在单个晶体管的空间内集成两管；实现方式是将P与N上下堆叠，理论上可使部分电路的占用面积减半。
制备CFET的可行方法为同步构建PMOS和NMOS，而不是先后集成，也不是在两片晶圆上分别制备后再融合。具体工艺如下：
先在硅晶圆上交替沉积多层硅层和硅锗层；在层体上刻蚀出沟槽等结构后，利用腐蚀液去除硅锗(不腐蚀硅)，留下多层悬空的、厚度仅数纳米的硅带(也称纳米片)。上层硅带构成PMOS晶体管，下层则为NMOS晶体管(上下位置可互换)。
全球头部的三大芯片企业，英特尔、三星和台积电，都已着手攻关CFET量产技术，并陆续推出原型芯片。2025年12月，台积电在IEEE国际电子元件会议(IEDM)上宣布，他们利用自有的CFET器件构建了一个超紧凑型存储单元和一个关键测试电路环形振荡器。三星则致力于打造尺寸最小、纳米片层数最多的CFET器件。
当然，CFET的最优制造方案至今仍无定论，多种技术路线正在尝试中。赫曼斯表示，IMEC现阶段研发的新工艺，旨在优化上层和下层晶体管之间的电气隔离，保证二者独立运行，但该工艺相当复杂，因为上下两层晶体管需在不同晶圆上制作，再通过晶圆键合技术结合；两层材料之间还会增设绝缘层，以提供电气隔离。
上述复杂工艺还能解决PMOS与NMOS载流子传输速度不匹配的问题。当前所用的硅晶圆，其晶面切割方式更有利于NMOS导电；而分开制作晶圆后，便可采用更适配PMOS器件的晶向进行切割。在6月的IEEE超大规模集成电路研讨会(VLSI)上，英特尔已公布关于这种技术方案的测试结果，验证了方案可行性。
十五年后，二维半导体材料或将取代硅
回顾历史，晶体管的演进路径可概括为“推出初代产品-提高集成度与性能-在高集成度版本上继续优化性能/能效”，十五年前鳍式场效应晶体管(FinFET)和如今逐步商用的纳米片晶体管都合乎此规律，而未来技术CFET也将经历这一过程。
在那之后，2041年可能见证CFET所用硅材料被替换为新型材料，比如二维半导体。CFET聚焦于集成度和性能提升，二维半导体则主打功耗优化。
赫曼斯表示：“半导体技术路线图的总体目标，始终是增强芯片单位功耗下的运算能力。在先进芯片中，工作电压的小幅降低就能大幅削减整体功耗。”
当前商用的硅纳米片厚度约为5纳米，未来硅纳米片约3纳米厚，二维半导体的厚度则不足1纳米。可以设想，若采用超薄二维材料包裹沟道，晶体管栅极只需极低电压即能控制电流通断，功耗将显著降低。赫曼斯认为，若选用载流子迁移率更高的二维半导体材料，CFET能效有望进一步优化。
互连、封装以及CMOS 2.0
在商用CFET如期而至的2033年问世，整个行业都将以非常“三维”的思维设计芯片。英特尔早已将供电互联线路移至硅晶体管层下方；由于CFET连接结构较为复杂，部分数据信号线可能也要调整到下层。
此外，在芯片三维堆叠，也就是“把一枚芯片堆到另一枚芯片上以增加处理器的有效硅面积”的技术上，2033年的各大芯片企业将积累逾十年的相关经验。
以AMD的MI300 GPU为例：采用先进制程制作的计算芯片，被堆叠在另一枚通过旧版工艺制造、负责处理GPU内存和通信的芯片上方。
AMD芯片中的垂直连接间距最小可达9微米，而且该数值仍不断缩小。据称，IMEC现有最尖端的晶圆键合技术，可实现约200纳米的间距，换算下来，每平方毫米区域内可容纳2500万个互连。
超高互连密度意味着设计师能在三维裸片中构建逻辑电路，而这也将推动芯片设计继续演进，发展出IMEC所谓的“CMOS 2.0”(第二代互补金属氧化物半导体)。
在CMOS 2.0新框架下，由不同工艺制成的芯片可以堆叠集成，单枚芯片也能由多层晶体管融合而成——每一层晶体管都针对存储密度、电流驱动等特定功能进行优化。用赫曼斯的话说，这类融合芯片会“极大提升人们的期待”。
资料来源：
The Next 15 Years of Moore’s Law, According to Imec
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